華為技術(shù)有限公司近期在技術(shù)創(chuàng)新領(lǐng)域再添新成果，一項(xiàng)名為“三進(jìn)制邏輯門電路、計(jì)算電路、芯片及電子設(shè)備”的專利于今年3月18日由國(guó)家知識(shí)產(chǎn)權(quán)局正式公布，申請(qǐng)日期追溯至2023年9月18日，專利公開(kāi)號(hào)為CN119652311A。

該專利的核心在于提出一種全新的三進(jìn)制邏輯門電路設(shè)計(jì)，這一設(shè)計(jì)不僅支持輸入邏輯值的加1和減1操作，更在結(jié)構(gòu)上實(shí)現(xiàn)了重大突破。通過(guò)引入三值邏輯的27種單變量函數(shù)，華為的這一創(chuàng)新方案能夠顯著簡(jiǎn)化三進(jìn)制邏輯電路的結(jié)構(gòu)，有效減少電路中晶體管的使用數(shù)量。

據(jù)專利摘要介紹，這種設(shè)計(jì)不僅降低了三進(jìn)制邏輯電路的功耗，還顯著提升了其計(jì)算效率。在當(dāng)前大數(shù)據(jù)時(shí)代背景下，這一創(chuàng)新對(duì)于提升芯片的計(jì)算性能具有重要意義。隨著數(shù)據(jù)量的爆炸式增長(zhǎng)，傳統(tǒng)通過(guò)縮小晶體管尺寸來(lái)提高計(jì)算性能的方法已面臨瓶頸，而大規(guī)模集成電路雖然能提升性能，卻帶來(lái)了功耗增加和互聯(lián)復(fù)雜度提升的問(wèn)題。

三進(jìn)制邏輯作為一種提高信息密度的新途徑，相較于二進(jìn)制邏輯，在計(jì)算性能上具有顯著優(yōu)勢(shì)。三進(jìn)制邏輯電路正是基于這種優(yōu)勢(shì)，展現(xiàn)出超越二進(jìn)制邏輯電路的潛力。而作為構(gòu)成三進(jìn)制邏輯電路的基礎(chǔ)單元，三進(jìn)制邏輯門電路的設(shè)計(jì)自然成為了關(guān)鍵所在。華為此次的專利成果，無(wú)疑在這一領(lǐng)域邁出了重要一步。

通過(guò)這一創(chuàng)新設(shè)計(jì)，華為不僅在技術(shù)上實(shí)現(xiàn)了突破，更為未來(lái)芯片產(chǎn)業(yè)的發(fā)展提供了新的思路和方向。在追求更高計(jì)算性能和更低功耗的道路上，這一專利無(wú)疑為行業(yè)樹(shù)立了新的標(biāo)桿。